Progetto di Reti logiche A - 2.5 CFU  (cod. 072620)

a.a. 2005/2006

ing. Francesco Bruschi

Il progetto di reti logiche consiste nella modellazione e sintesi di un circuito che implementi delle specifiche date. L’attività di progetto ha il fine di consolidare con l’esperienza pratica le nozioni acquisite durante il corso di Reti Logiche A, e di consentire allo studente di cimentarsi con un esperienza di progetto che, per quanto semplice, comprenda tutte le fasi della ideazione e realizzazione di un circuito digitale. Le specifiche da realizzare verranno, quando possibile, ispirate da problemi reali della progettazione hardware, in modo da costituire problemi stimolanti e la cui soluzione non sia un’attività astratta dalle problematiche che incontra un progettista nella sua pratica professionale.

Modalità di svolgimento del progetto

Durante un colloquio con il docente viene proposta una specifica per un sistema digitale.

Successivamente lo studente:

1) analizza le specifiche assegnate;

2) progetta un circuito che implementi le specifiche.  Per modellare il circuito deve essere utilizzato il VHDL, un linguaggio per la descrizione dell’hardware ampiamente diffuso nell’industria elettronica europea;

3) verifica l’aderenza alle specifiche tramite simulazione del modello realizzato;

4) sintetizza il circuito modellato tramite apposito software. La suite di strumenti utilizzati è WebPack di Xilinx, oppure altro software messo a disposizione dal docente: l'insieme di strumenti di sintesi consente di implementare su logica riprogrammabile FPGA le descrizioni realizzate in VHDL. Il risultato della sintesi è quindi la descrizione di una rete logica (netlist) che può essere direttamente implementata su un dispositivo logico riprogrammabile;

5) verifica, tramite simulazione, che il circuito sintetizzato rispetti le specifiche date; inoltre analizza e interpreta i risultati della sintesi, ed in particolare delle cifre di merito fornite dall’ambiente di sintesi;

6) documenta tutte le fasi della realizzazione del progetto (vedi sezione Documentazione, sotto);

7) consegna la documentazione al docente;

8) mostra al docente, durante un colloquio, le scelte progettuali attuate ed esegue le simulazioni del modello iniziale e di quello sintetizzato, interpretandone i risultati, e fornendo tutti i chiarimenti richiesti. All'atto della consegna della documentazione, devono anche essere forniti tutti i file necessari  per le simulazioni (floppy/ZIP/CD-ROM).

Documentazione

La documentazione che deve essere prodotta ai fini della valutazione del progetto consiste in:

1) Specifica del progetto da svolgere individuando precisamente le funzionalità

2) La struttura generale del sistema che implementerà le specifiche, con la chiara individuazione dei moduli VHDL in cui è stato partizionato il progetto e delle interfacce necessarie. Ciascun elemento dovrà essere corredato da relative specifiche

3) I sorgenti VHDL del circuito, opportunamente commentati

4) I report di sintesi con commenti sulle principali cifre di merito del circuito ottenuto (temporizzazioni, area,...)

5) I risultati delle prove di simulazione della netlist sintetizzatata

Valutazione dei progetti

La modalità e tempistica di consegna della documentazione verrà comunicata dal docente.

Per poter essere valutato, lo studente che presenta il progetto deve avere svolto l'esame di Reti Logiche A ottenendo una valutazione sufficiente.

Ciascun progetto può essere svolto da un gruppo composto al più da tre studenti.

La registrazione del voto del progetto avviene in una delle sessioni utili d'esame. Prerequisito per la registrazione del voto che sia stato registrato il voto di Reti Logiche A. Con le regole di  registrazione degli esami in vigore, se il progetto viene scelto nel primo semestre le sessioni utili di registrazione sono Febbraio 2005, Luglio 2005 e Settembre 2005, se invece il progetto viene scelto nel secondo semestre le sessioni utili di registrazione sono Luglio 2005, Settembre 2005 e Febbraio 2005.

I progetti nei quali non funzioni la simulazione del modello della soluzione non possono essere valutati positivamente.

In linea di massima non è permesso ripetere la valutazione del progetto se questa risultasse insufficiente, tranne che in casi particolari, ad esempio quando il docente ritenga che il lavoro debba essere raffinato.

Strumenti software

Per la modellazione, simulazione, e sintesi dei circuiti potranno essere utilizzate alternativamente le suite WebPack di Xilinx oppure altro software messo a disposizione. WebPack è un insieme di strumenti che può essere scaricato ed utilizzato gratuitamente, consentendo agli studenti di svolgere il progetto sul loro PC. WebPack può essere scaricato all'indirizzo: http://www.xilinx.com/sxpresso/webpack.htm

Alcuni progetti potranno essere svolti presso il Laboratorio di Microcalcolatori del Dipartimento di Elettronica e Informazione. In questo caso, verranno messi a disposizione strumenti di sintesi, specificatamente orientati allo sviluppo di sistemi embedded.

Per ulteriori informazioni, rivolgersi al docente del corso:

ing. Francesco Bruschi, dipartimento di elettronica e informazione

tel (022399)3557, e-mail bruschi@elet.polimi.it