Progetto Finale di Reti logiche (Politecnico di Milano - Campus MI Leonardo - AA 2017/2018)

In questa sezione sono riportate alcune informazioni utili al completamento del Progetto Finale di Reti Logiche. Sebbene il progetto sia comune per tutti gli scaglioni (Prof. Ferrandi, Fornaciari e Palermo), queste informazioni sono da intendersi specifiche per lo scaglione del prof Fornaciari. Le informazioni contenute in questo sito non sono da intendersi sostitutive rispetto a quelle riportate nel sito del corso (Piattaforma Beep), ma solo come compendio.

Schedule Hours Topic Material
December 20, 2017 3 Introduzione a Vivado
Presentazione del progetto
Esercizi di base
Vivado Design Suite - HLx Editions - 2017.3
Vivado logic Simulation
esercizi
Descrizione Progetto

Q&A: Soluzioni ai problemi di simulazione e sintesi con Vivado

  • Installazione e avvio di Vivado
    • OS: Windows 10 , Errore: "Error when launching 'C:\Xilinx\Vivado\2017.3\bin\vivado.bat': Launcher time out": Soluzione Xilinx
  • VHDL coding style tricks
    • Come scrivere leggere da console in VHDL link/file

© 2017 Davide Zoni